超简明 QuartusII 教程 （CPLD 篇） 黄俊 2007-9-29 http://www.edacn/index.php/2599 huangjun5927@163 1 在很多设计中，CPLD仅作为电路中的辅助元件，坦白地说，对大多数硬件开发工程师 来说，CPLD部分的设计并不是他们主要的工作，并不想花太多时间去学习。QuartusII功能 强大，但很多工具并不需要在 CPLD设计中使用。 QuartusII使用极其方便，可简可繁，本文力争让读者在两小时内就掌握基本的使用方 法。本文同样适用于 FPGA设计的一部分，FPGA设计中涉及更深一些的时序分析、时序约 束、逻辑分区，逻辑锁定，逻辑分析仪，功耗分析等等功能，所需工具较多，请参看其它教 程。本文图片配合文字和箭头为主要讲解方式，所以需多用一下放大功能，在 200%左右看 插图时，可以清晰看到文字。 引子 CPLD基本设计流程如下： z z 工程管理——新建工程、工程管理； 源文件输入——VHDL/Verilog程序或原理图的设计，Altera内嵌模块的调用 （对 CPLD而言，只有 MAXII还有内嵌模块可调）； 综合、编译——检查语法、连接错误，生成综合后网表； 功能仿真——综合后的功能仿真（可选）； z z z 简单的约束——管脚分配、I/O特性约束（电平标准，驱动能力等）、简单的 时序约束； z z z 全编译——软件自动完成布局布线、生成最终编程文件； 时序仿真——带延时的和实际情况非常相近的时序仿真（推荐使用）； 编程——下载到硬件中。 2 实战 1、工程管理 a) 新建工程 i. ii. 输入工程名， 选源文件 iii. iv. 选器件 设置第三方工具 具体方法见下图。 在此有一个重要的设置需了解，即未用 I/O的状态。 3 b) 工程管理 i. ii. 整个工程可单纯复制 整个工程可存不同版本（有相互比较的功能） iii. 整个工程可以压缩（可供存档、打包之用） 技术支持人员一般会希望用户用这一工具，将工程打包，以便再现遇到的问题。 4 2、源文件输入 a) 新建源文件： i. HDL； 1. 可导入模板 5